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40 nm Device Portfolio
Stratix IV FPGA Series Package and I/O Matrices
FBGA (F) 1
780 pin
29 x 29 (mm)
1.0-mm pitch
1,152 pin
35 x 35 (mm)
1.0-mm pitch
1,152 pin
35 x 35 (mm)
1.0-mm pitch
1,517 pin
40 x 40 (mm)
1.0-mm pitch
1,760 pin
42.5 x 42.5 (mm)
1.0-mm pitch
1,932 pin
45 x 45 (mm)
1.0-mm pitch
EP4S40G2
EP4S40G5
646
12+12+12
646 4
12+12+12
Stratix IV GT
FPGAs (0.95V)
EP4S100G2
EP4S100G3
EP4S100G4
646
24+0+12
769
24+8+16
769
24+8+16
EP4S100G5
646 4
24+0+12
769
32+0+16
EP4SGX70
368
8+0
480
16+8
EP4SGX110
368
8+0
368
16+0
480
16+8
EP4SGX180
368
8+0
560
16+0
560
16+8
736
24+12
Stratix IV GX
FPGAs (0.9 V) 2
EP4SGX230
368
8+0
560
16+0
560
16+8
736
24+12
EP4SGX290
EP4SGX360
EP4SGX530
288 3
16+0
288 3
16+0
560
16+0
560
16+0
560
16+8
560
16+8
560 4
16+8
736
24+12
736
24+12
736 4
24+12
864
24+12
864
24+12
864
24+12
904
32+16
904
32+16
904
32+16
EP4SE820
736 4
960 4
1,104
Stratix IV E
FPGAs
EP4SE530
EP4SE360
480 2
736 4
736
960 4
960
EP4SE230
480
1
FineLine ball grid array.
2
3
4
I/O count does not include dedicated clock inputs that can be used as data inputs.
Hybrid package (flip chip) FBGA: 35 x 35 (mm) 1.0-mm pitch.
Hybrid package (flip chip) FBGA: 42.5 x 42.5 (mm) 1.0-mm pitch.
636
12+12+12
636
8+0
288
Values on top indicate available user I/O pins; values on bottom indicate the 11.3 Gbps plus 8.5 Gbps plus 6.5 Gbps transceiver count.
Values on top indicate available user I/O pins; values at the bottom indicate the 8.5 Gbps plus 6.5 Gbps transceiver count.
Number indicates available user I/O pins.
Vertical migration (same Vcc, GND, ISP, and input pins). For vertical migration, the number of user I/Os may be less than the number stated in the table.
Stratix series devices are offered in commercial and industrial temperatures and RoHS-compliant packages. Stratix IV GT devices are only offered in industrial temperatures
(0?C to 100?C).
30
Altera Product Catalog
?
2013
?
www.altera.com
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